用verilog HDL设计一个PWM（脉宽调制）信号发生器，且占空比可调

在Verilog HDL中设计一个PWM信号发生器，通常需要以下几个步骤：

1. **模块定义**：首先，我们需要定义一个名为`pwm_generator`的模块，它将接收一个频率计数器的输出作为参考，以及一个占空比输入。

module pwm_generator(
    input wire clk,      // 主时钟
    input wire [7:0] duty_cycle,  // 占空比控制寄存器
    output wire pwm_out       // PWM 输出
);

2. **状态机**：使用组合逻辑实现一个状态机，根据占空比调整输出的高电平时间和低电平时间。例如，可以定义一个状态变量`state`和对应的高电平/低电平周期计数器。

reg [1:0] state;
integer high_time = duty_cycle / 2;  // 高电平时间
integer low_time = freq_clk - high_time; // 低电平时间

always @(posedge clk) begin
    if (state == 0) begin
        if (counter >= high_time) begin
            counter <= 0;  // 到达高电平结束，进入低电平
            state <= 1;
        end else begin
            counter <= counter + 1;  // 递增高电平计数
        end
    end else if (state == 1) begin
        if (counter >= low_time) begin
            counter <= 0;  // 到达低电平结束，回到高电平
            state <= 0;
        end else begin
            counter <= counter + 1;  // 递增低电平计数
        end
    end
end

3. **PWM输出**：根据状态变量生成PWM信号，`pwm_out`将在`state == 1`时输出高电平，其他时间为低电平。

assign pwm_out = (state == 1)? 1'b1 : 1'b0;

4. **全局变量和辅助函数**：可能还需要一个全局变量`freq_clk`表示系统时钟频率，以及一些辅助函数来处理占空比范围检查等。

integer freq_clk; // 系统时钟频率
...
function automatic integer get_counter_period();
    return high_time + low_time;
endfunction