使用 Verilog HDL 语言，设计一个带有异步清零和 wen 写使能端的 D 触发器 dffe。其输入输出和真值表如表 2-22 所示。进行仿真验证。

在Verilog HDL语言中，设计一个D触发器(D Flip-Flop)通常包括以下部分：数据输入(d)，前一状态存储(Q), 清零信号(reset), 写使能信号(wen)以及时钟(clk)。下面是一个基本的DFF模块的描述：

module dffe (
    input wire clk,
    input wire reset,
    input wire wen,   // Write Enable
    input wire d,     // Data input
    output reg Q      // Output Q is the next state of the FF
);

// 异步清零，当reset为低电平时，Q被置0
always @(posedge clk or negedge reset) begin
    if (!reset)    // Asynchronous Reset
        Q <= 0;
    else if (wen)   // Only write when wen is high
        Q <= d;       // Update Q with new data when enable is active
end

// 真值表：
// Clk | Reset | Wen | D   | Q'
// ---+-------+-----+-----+------
// 0   | 0     | 0   | x   | 保持原有状态
// 0   | 1     | 0   | x   | 0
// 1   | 0     | 0   | x   | Q
// 1   | 0     | 1   | D   | D

endmodule

在这个模块中，当`wen`为高电平并且`reset`为低电平时，新的数据`d`会被写入到`Q`状态。非活动（无效）的状态更新会在上升沿或`reset`变为高电平时发生。

为了验证这个电路，你可以编写一个包含模拟时钟周期变化、异步清零事件以及读写的测试bench，用各种输入组合驱动`clk`, `reset`, `wen`, 和 `d`，然后检查`Q`的状态是否与预期一致。