用verilog语言设计一个十进制可预置计数器

在Verilog语言中设计一个十进制预置计数器（即计数开始前可以预先设置初始值的计数器），通常会使用一种称为`reg`的数据类型来存储当前状态，并结合`always @(posedge clk)`组合逻辑来控制计数。下面是一个简单的示例：

module decimal_pre_set_counter (
    input wire clk,       // 时钟输入
    input wire reset,      // 外部复位信号
    input [9:0] preset,   // 预设值输入
    output reg [9:0] count // 计数值输出
);

// 初始化计数器到预设值
always @(*) begin
    if (reset)        // 当复位有效时
        count <=preset; // 将计数器设置到预设值
end

// 正常计数部分，当不复位时
always @(posedge clk) begin
    if (!reset)         // 如果未复位
        count <= count + 1'b1; // 每次时钟上升沿加一
end

endmodule

在这个例子中，`preset`是一个10位的输入，表示预设的计数起点。`clk`是系统时钟，当它上升沿到来时，计数器会递增。如果`reset`为高电平，则计数器会被重置到预设值。