使用verilog硬件描述语言设计一个十进制可控可逆计数器； 计数器的最大计数值为600； 复位端为clr1； 预置端为set1，预置值为420； 控制端plusk为1时计数器加计数； 控制端minusk为1时计数器减计数； 计数器加计数时，如果记满，则进位标志c-plusk为1，计数器暂停工作，否则为0。 计数器减计数时，如果减到0，则进位标志c-plusk为1，计数器暂停工作，否则为0。

module reversible_counter(
input clk, // 时钟信号
input clr1, // 复位信号
input set1, // 预置信号
input plusk, // 加计数控制信号
input minusk, // 减计数控制信号
output reg[9:0] q // 计数器输出
);

reg[9:0] next_q; // 下一个计数器的值

reg c_plusk; // 加计数进位标志
reg c_minsk; // 减计数进位标志

assign c_plusk = (q == 599) & plusk;
assign c_minsk = (q == 1) & minusk;

always@(posedge clk or posedge clr1 or posedge set1 or posedge plusk or posedge minusk) begin
if(clr1) begin // 复位计数器
q <= 0;
end else if(set1) begin // 预置计数器
q <= 420;
end else if(c_plusk) begin // 加计数产生进位
q <= 0;
end else if(c_minsk) begin // 减计数产生进位
q <= 600;
end else if(plusk) begin // 加计数控制
next_q = q + 1;
q <= next_q;
end else if(minusk) begin // 减计数控制
next_q = q - 1;
q <= next_q;
end
end

endmodule