用Verilog设计11011序列检测电路；低电平复位，已知输入序列为：011 101 101 101 010 输出结果为：000 000 100 100 000 RTL文件和测试文件

以下是Verilog代码：

module sequence_detector(
  input clk, // 时钟信号
  input rst, // 复位信号
  input data, // 输入数据信号
  output reg out_data // 输出数据信号
);

  // 定义状态
  parameter IDLE = 2'b00;
  parameter STATE_1 = 2'b01;
  parameter STATE_2 = 2'b10;
  
  reg [1:0] state; // 状态寄存器

  // 组合逻辑
  always @ (posedge clk, negedge rst) begin
    if (rst == 0) begin
      state <= IDLE;
      out_data <= 0;
    end
    else begin
      case (state)
        IDLE: begin
          if (data == 0) begin
            state <= STATE_1;
          end
        end

        STATE_1: begin
          if (data == 1) begin
            state <= STATE_2;
          end
          else begin
            state <= IDLE;
          end
        end

        STATE_2: begin
          if (data == 0) begin
            out_data <= 1;
            state <= IDLE;
          end
          else begin
            state <= IDLE;
          end
        end
      endcase
    end
  end
endmodule

以下是测试文件：

`timescale 1ns / 1ps

module sequence_detector_test;

  // 定义参数
  parameter PERIOD = 10;
  parameter HALF_PERIOD = PERIOD / 2;

  // 信号声明
  reg clk;
  reg rst;
  reg data;
  wire out_data;

  // DUT 实例化
  sequence_detector dut (
    .clk(clk),
    .rst(rst),
    .data(data),
    .out_data(out_data)
  );

  // 时钟信号生成
  always #HALF_PERIOD clk = ~clk;

  // 模拟过程
  initial begin
    $dumpfile("sequence_detector.vcd");
    $dumpvars(0, sequence_detector_test);

    clk = 0;
    rst = 0;
    data = 0;
    #PERIOD;

    // 复位
    rst = 1;
    #PERIOD;
    rst = 0;
    #PERIOD;

    // 输入序列：011 101 101 101 010
    data = 0;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 0;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 0;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 0;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 0;
    #PERIOD;
    data = 1;
    #PERIOD;
    data = 0;
    #PERIOD;

    // 验证输出结果：000 000 100 100 000
    $display("out_data = %b", out_data);
    #PERIOD;

    // 终止模拟
    $finish;
  end
endmodule

注意：以上代码仅供参考，可能需要根据实际情况进行修改和优化。