Verilog实现模10计数器与模60计数器级联

下面是Verilog代码实现模10计数器和模60计数器级联的例子：

module mod10_counter(input clk, input reset_n, output reg [3:0] count);
    always @(posedge clk or negedge reset_n) begin
        if (~reset_n) begin
            count <= 4'b0000;
        end else begin
            if (count == 4'b1001) begin
                count <= 4'b0000;
            end else begin
                count <= count + 1;
            end
        end
    end
endmodule

module mod60_counter(input clk, input reset_n, output reg [5:0] count);
    reg [3:0] mod10_count;

    mod10_counter mod10(.clk(clk), .reset_n(reset_n), .count(mod10_count));

    always @(posedge clk or negedge reset_n) begin
        if (~reset_n) begin
            count <= 6'b000000;
        end else begin
            if (mod10_count == 4'b1001) begin
                mod10_count <= 4'b0000;
                if (count == 6'b111011) begin
                    count <= 6'b000000;
                end else begin
                    count <= count + 1;
                end
            end
        end
    end
endmodule

模10计数器使用4位二进制计数器实现，当计数值达到9时清零。模60计数器则在内部使用一个模10计数器，当模10计数值达到9时清零，同时模60计数器的计数值加1，当模60计数值达到59时清零。

这两个计数器可以通过级联连接起来，实现一个模计时器。