用verilog设计一个4位加法器

在Verilog中设计一个4位加法器，通常我们会使用组合逻辑来实现，因为加法是一个一次性完成的操作，不需要存储状态。以下是一个简单的4位全加器（Full Adder）模块的例子，然后我们可以将它扩展成一个4位加法器（Adder）：

module four_bit_adder (
    input [3:0] a,       // 第一位输入a
    input [3:0] b,       // 第二位输入b
    output reg [3:0] sum, // 和
    output carry_out      // 进位输出
);

// 全加器模块
module full_adder (
    input wire a,
    input wire b,
    output reg c_in,   // 输入进位
    output reg s         // 加结果
);

// 具体实现略... (这里省略了详细的full_adder代码)

// 4位加法器由4个全加器串联组成
always @(*) begin
    if (!carry_out) begin
        sum[3] = a[3] ^ b[3]; // 最高位
        carry_out = (a[3] & b[3]) | (a[2] ^ b[2]); // 下一位进位
    end else begin
        sum[3] = a[3] ^ b[3];
        carry_out = a[2] & b[2]; // 如果前一位有进位，直接累加
    end

    for (int i = 2; i >= 0; i--) begin
        sum[i] = a[i] ^ b[i] ^ carry_out; // 每一位加法
        carry_out = (a[i] & b[i]) | (sum[i] & carry_out); // 更新进位
    end
end

endmodule