//延时模块 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt<=20'b0; end else if (add_cnt) begin if (end_cnt) begin cnt<=20'b0; end else cnt<=cnt+1; end end

这段代码同样使用了 Verilog HDL 描述了一个电路模块的行为。该模块包含一个计数器 cnt 和两个控制信号 add_cnt 和 end_cnt。当复位信号 rst_n 为低电平时，计数器 cnt 强制置为 0。当控制信号 add_cnt 为高电平时，计数器 cnt 加 1。当控制信号 end_cnt 为高电平时，计数器 cnt 强制置为 0。该模块的作用是实现一个可控制的延时，当控制信号 add_cnt 为高电平时，延时计数器开始计数，当控制信号 end_cnt 为高电平时，延时计数器强制清零，从而实现可控制的延时功能。