使用verilog语言设计要求 （1）实现单路PWM 信号模块，可通过端口设置初始相位，频率，占空比； （2）通过模块调用方法，实现三路PWM信号输出，分别展示相位，频率，占空比可调； （3）加入正弦波形VTH（t）实现SPWM;(4)波形波形仿真功能完整。；

好的，以下是使用 Verilog 语言设计实现单路 PWM 信号模块的代码：

module single_pwm (
  input clk,
  input rst,
  input [7:0] init_phase,
  input [15:0] frequency,
  input [7:0] duty_cycle,
  output reg pwm
);

reg [7:0] phase;
reg [15:0] count;

always @(posedge clk) begin
  if (rst) begin
    phase <= init_phase;
    count <= 0;
    pwm <= 0;
  end else begin
    count <= count + 1;
    if (count >= frequency) begin
      count <= 0;
      if (duty_cycle >= 100) begin
        pwm <= 1;
      end else if (count < (frequency * (duty_cycle / 100))) begin
        pwm <= 1;
      end else begin
        pwm <= 0;
      end
    end
  end
end

always @(posedge clk) begin
  if (rst) begin
    phase <= init_phase;
  end else begin
    phase <= phase + ((2 * 3.14 * frequency) / 256);
    if (phase >= (2 * 3.14)) begin
      phase <= 0;
    end
  end
end

endmodule

以上代码实现了一个单路 PWM 信号模块，其中包括初始化相位、频率、占空比的输入端口，以及 PWM 输出端口。在时钟上升沿触发的 always 块中，实现了对计数器 count 的累加，并且根据占空比计算 PWM 输出。另一个 always 块中，实现了对相位的累加，并且在达到 2π 后重置相位。

接下来是实现三路 PWM 信号输出的代码：

module triple_pwm (
  input clk,
  input rst,
  input [7:0] init_phase1,
  input [7:0] init_phase2,
  input [7:0] init_phase3,
  input [15:0] frequency1,
  input [15:0] frequency2,
  input [15:0] frequency3,
  input [7:0] duty_cycle1,
  input [7:0] duty_cycle2,
  input [7:0] duty_cycle3,
  output reg pwm1,
  output reg pwm2,
  output reg pwm3
);

single_pwm pwm1_inst (
  .clk(clk),
  .rst(rst),
  .init_phase(init_phase1),
  .frequency(frequency1),
  .duty_cycle(duty_cycle1),
  .pwm(pwm1)
);

single_pwm pwm2_inst (
  .clk(clk),
  .rst(rst),
  .init_phase(init_phase2),
  .frequency(frequency2),
  .duty_cycle(duty_cycle2),
  .pwm(pwm2)
);

single_pwm pwm3_inst (
  .clk(clk),
  .rst(rst),
  .init_phase(init_phase3),
  .frequency(frequency3),
  .duty_cycle(duty_cycle3),
  .pwm(pwm3)
);

endmodule

以上代码实现了一个三路 PWM 信号输出模块，其中包括初始化相位、频率、占空比的输入端口，以及三个 PWM 输出端口。在该模块中，通过实例化三个单路 PWM 信号模块来实现三路 PWM 信号输出。

为了实现 SPWM，我们可以使用正弦函数来生成 PWM 调制信号。以下是修改后的单路 PWM 信号模块的代码：

module single_pwm (
  input clk,
  input rst,
  input [7:0] init_phase,
  input [15:0] frequency,
  input [7:0] amplitude,
  output reg pwm
);

reg [7:0] phase;
reg [15:0] count;

always @(posedge clk) begin
  if (rst) begin
    phase <= init_phase;
    count <= 0;
    pwm <= 0;
  end else begin
    count <= count + 1;
    if (count >= frequency) begin
      count <= 0;
      if (pwm >= ((amplitude * sin(phase)) + amplitude)) begin
        pwm <= 1;
      end else begin
        pwm <= 0;
      end
    end
  end
end

always @(posedge clk) begin
  if (rst) begin
    phase <= init_phase;
  end else begin
    phase <= phase + ((2 * 3.14 * frequency) / 256);
    if (phase >= (2 * 3.14)) begin
      phase <= 0;
    end
  end
end

endmodule

以上代码中，我们使用正弦函数计算出每个时钟周期内的 PWM 调制信号，并根据其大小来设置 PWM 输出。其中，amplitude 表示正弦波的振幅。

最后，为了实现波形仿真功能，我们需要编写仿真测试代码。以下是一个简单的仿真测试代码：

module testbench;

reg clk;
reg rst;
reg [7:0] init_phase1;
reg [7:0] init_phase2;
reg [7:0] init_phase3;
reg [15:0] frequency1;
reg [15:0] frequency2;
reg [15:0] frequency3;
reg [7:0] duty_cycle1;
reg [7:0] duty_cycle2;
reg [7:0] duty_cycle3;
wire pwm1;
wire pwm2;
wire pwm3;

triple_pwm pwm_inst (
  .clk(clk),
  .rst(rst),
  .init_phase1(init_phase1),
  .init_phase2(init_phase2),
  .init_phase3(init_phase3),
  .frequency1(frequency1),
  .frequency2(frequency2),
  .frequency3(frequency3),
  .duty_cycle1(duty_cycle1),
  .duty_cycle2(duty_cycle2),
  .duty_cycle3(duty_cycle3),
  .pwm1(pwm1),
  .pwm2(pwm2),
  .pwm3(pwm3)
);

initial begin
  clk <= 0;
  forever #5 clk <= ~clk;
end

initial begin
  rst <= 1;
  init_phase1 <= 0;
  init_phase2 <= 0;
  init_phase3 <= 0;
  frequency1 <= 100;
  frequency2 <= 200;
  frequency3 <= 300;
  duty_cycle1 <= 50;
  duty_cycle2 <= 75;
  duty_cycle3 <= 25;
  #100 rst <= 0;
  #100000 $finish;
end

endmodule

以上代码中，我们实例化了一个 triple_pwm 模块，并设置了一些初始参数。在 initial 块中，我们设置了一个时钟周期为 10 的时钟，并设置了一些初始参数。最后，我们使用 $finish 结束仿真。

以上就是使用 Verilog 语言设计单路 PWM 信号模块、三路 PWM 信号输出模块，以及实现 SPWM 和波形仿真功能的全部代码。