用systemverilog写一个crc32算法

以下是一种使用 SystemVerilog 实现 CRC32 算法的示例代码：

module crc32 (
  input      clk,
  input      reset,
  input      [31:0] data_in,
  output reg [31:0] crc_out
);

  // CRC32 polynomial (standard Ethernet polynomial)
  localparam WIDTH = 32;
  localparam POLY = 32'h04C11DB7;

  reg [WIDTH-1:0] crc_reg;
  reg [WIDTH-1:0] data_reg;

  always @(posedge clk) begin
    if (reset) begin
      crc_reg <= 0;
      data_reg <= {data_in, 24'h000000};
    end
    else begin
      data_reg <= {data_reg[23:0], data_in};
      for (int i = 0; i < 32; i++) begin
        if (crc_reg[WIDTH-1]) begin
          crc_reg = {crc_reg[WIDTH-2:0], 1'b0} ^ POLY;
        end
        else begin
          crc_reg = {crc_reg[WIDTH-2:0], 1'b0};
        end
      end
      crc_reg <= crc_reg ^ data_reg;
    end
  end

  assign crc_out = ~crc_reg;

endmodule

该模块接收一个时钟信号 `clk`、复位信号 `reset` 和一个 32 位数据输入 `data_in`。在每个时钟上升沿时，它将当前的 CRC 寄存器值 `crc_reg` 更新为当前数据寄存器值 `data_reg` 和多项式 `POLY` 的异或结果。最后，使用异或门将 CRC 寄存器的补数作为输出 `crc_out`。

请注意，此代码仅用于示例目的，可能需要根据具体的应用进行修改和调整。