crc32 的systemverilog 模型

以下是一个简单的 SystemVerilog 模型，实现了 CRC32 算法：

module crc32 (
  input logic [7:0] data_in,
  input logic clk,
  input logic reset,
  output logic [31:0] crc_out
);

  logic [31:0] crc_reg;
  logic [31:0] poly = 32'h04c11db7;

  always_ff @(posedge clk, negedge reset) begin
    if (!reset) begin
      crc_reg <= 'h0;
    end else begin
      crc_reg <= crc_reg ^ {data_in, 24'h0};
      for (int i = 0; i < 8; i++) begin
        if (crc_reg[31]) begin
          crc_reg <= {crc_reg[30:0], 1'b0} ^ poly;
        end else begin
          crc_reg <= {crc_reg[30:0], 1'b0};
        end
      end
    end
  end

  assign crc_out = crc_reg;

endmodule

该模型使用一个输入端口 `data_in`，该端口是一个 8 位数据。在时钟信号 `clk` 上升沿时，CRC32 计算会被触发。如果重置信号 `reset` 为低电平，CRC32 寄存器会被清零。否则，CRC32 寄存器会被输入数据和 24 个零连接起来。然后，使用 32 位的多项式 `poly` 进行 8 次迭代计算。最后，计算结果将存储在输出端口 `crc_out` 中。