verilog写清零寄存器

Verilog中清零寄存器的常见方法是使用一个异步复位信号。下面是一个例子：

module reset_reg (
    input clk,
    input rst_n,
    input data_in,
    output reg data_out
);

always @(posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        data_out <= 1'b0;
    end else begin
        data_out <= data_in;
    end
end

endmodule

在这个例子中，`rst_n`是异步复位信号，当`rst_n`为低电平时，寄存器的值会被清零。`data_in`是输入数据，`clk`是时钟信号，`data_out`是输出数据。当`rst_n`为高电平时，在时钟上升沿时，输入数据会被存储在寄存器中。