用verilog写一个寄存器

好的，下面是一个用Verilog编写的简单寄存器模块示例。这个寄存器模块具有一个数据输入端口、一个时钟信号端口和一个复位信号端口，以及一个数据输出端口。

module register (
    input wire clk,       // 时钟信号
    input wire rst_n,     // 低电平有效的复位信号
    input wire [7:0] d,   // 8位数据输入
    output reg [7:0] q    // 8位数据输出
);

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        q <= 8'b0; // 复位时将输出清零
    end else begin
        q <= d; // 在时钟上升沿时将输入数据写入寄存器
    end
end

endmodule

### 代码解释：
1. **模块声明**：`module register` 定义了一个名为 `register` 的模块。
2. **端口声明**：
- `clk`：时钟信号，上升沿触发。
- `rst_n`：复位信号，低电平有效。
- `d`：8位数据输入。
- `q`：8位数据输出，使用 `reg` 类型表示这是一个寄存器。
3. **always 块**：
- `@(posedge clk or negedge rst_n)`：在时钟上升沿或复位信号下降沿触发。
- `if (!rst_n)`：如果复位信号为低电平（即复位），则将输出 `q` 清零。
- `else`：否则，在时钟上升沿时将输入数据 `d` 写入寄存器 `q`。

### 相关问题：
1. 如何扩展这个寄存器模块以支持更多位的数据？
2. 如何修改这个寄存器模块以支持同步复位和异步复位？
3. 如何在测试平台中实例化并测试这个寄存器模块？