使用verilog代码写一个移位寄存器

以下是一个简单的移位寄存器的Verilog代码示例：

module shift_register(
  input clk,
  input reset,
  input shift_in,
  input shift_enable,
  output reg [7:0] shift_out
);

  always @(posedge clk, posedge reset) begin
    if (reset) begin
      shift_out <= 0;
    end else begin
      if (shift_enable) begin
        shift_out <= {shift_out[6:0], shift_in};
      end
    end
  end

endmodule

该代码定义了一个移位寄存器模块，其中包括时钟信号（clk）、复位信号（reset）、输入信号（shift_in）、移位使能信号（shift_enable）和输出信号（shift_out）。

在时钟上升沿和复位上升沿时，如果复位信号为高电平，则将输出信号清零；否则，如果移位使能信号为高电平，则将输出信号向左移位一位并将输入信号放入最低位。

请注意，这是一个简单的移位寄存器，只能处理8位数据。您可以根据自己的需要对其进行修改。