移位寄存器verilog代码

移位寄存器（Shift Register）是一种电路，它允许数据按顺序逐位移动。在Verilog语言中，我们可以用模块（module）来描述这个结构。下面是一个简单的移位寄存器模块示例：

module shift_register (
    input wire clk,      // 时钟输入
    input wire reset,     // 清零信号
    input wire [7:0] din, // 数据输入
    output reg [7:0] q    // 输出数据
);
    reg [7:0] shift_reg;  // 移位寄存器内部存储

always @(posedge clk or posedge reset) begin
    if (reset) begin
        shift_reg <= 8'b0;   // 当reset有效时，清零寄存器
    else if (clk) begin
        shift_reg <= shift_reg << 1;  // 当clk上升沿到来时，左移一位
        q = shift_reg[7:0];           // 新的一位移出成为输出
    end
end
endmodule

在这个例子中：
- `clk`是时钟输入，控制移位过程。
- `reset`用于复位寄存器。
- `din`是数据输入，可以是一个八进制数。
- `q`是移位寄存器的当前内容，即前一位移出后的值。