8位移位寄存器verilog

以下是一个8位移位寄存器的Verilog代码：

module shift_register(
    input clk,
    input rst,
    input [7:0] in_data,
    input shift_en,
    output reg [7:0] out_data
);

reg [7:0] reg_data;

always @ (posedge clk or negedge rst) begin
    if (rst == 0) begin
        reg_data <= 8'b0;
        out_data <= 8'b0;
    end else begin
        if (shift_en) begin
            reg_data <= {reg_data[6:0], in_data};
        end else begin
            reg_data <= reg_data;
        end
        out_data <= reg_data;
    end
end

endmodule

这个移位寄存器有一个时钟clk和复位信号rst，以及一个8位输入in_data和一个移位使能信号shift_en。当shift_en为1时，输入数据会被移位到寄存器的低位，而寄存器中的数据会向高位移位。当shift_en为0时，输入数据不会被移位，寄存器中的数据保持不变。

输出out_data为寄存器中的数据，可以在时钟上升沿时读取。

在复位时，寄存器中的数据被清零。