verilog16位移位寄存器

以下是一个简单的Verilog代码实现16位移位寄存器的例子：

module shift_reg(
input clk,
input rst,
input shift,
input [15:0] data_in,
output reg [15:0] data_out
);

reg [15:0] reg_data;

always @(posedge clk, negedge rst) begin
if (rst == 0) begin
reg_data <= 16'b0;
data_out <= 16'b0;
end else begin
if (shift == 1) begin
reg_data <= {reg_data[14:0], data_in[0]};
data_out <= reg_data;
end else begin
reg_data <= data_in;
data_out <= data_in;
end
end
end

endmodule

这个模块有五个输入和一个输出：

- clk：时钟信号
- rst：重置信号，当rst为低电平时，将寄存器的值清零
- shift：控制信号，当shift为高电平时，寄存器向左移动一位
- data_in：输入数据，16位宽度
- data_out：输出数据，16位宽度

在always块中，我们使用时钟信号和重置信号来控制寄存器的行为。当rst为低电平时，我们将寄存器的值清零。当shift为高电平时，我们将输入数据向左移动一位，并将结果存储在寄存器中。否则，我们将输入数据直接存储在寄存器中。

最后，我们将寄存器的值输出到data_out端口。