8位双向移位寄存器verilog

以下是一个8位双向移位寄存器的Verilog代码示例：

module shift_register (
  input clk,
  input rstn,
  input en,
  input shift_left,
  input shift_right,
  input [7:0] din,
  output [7:0] dout
);

reg [7:0] reg_data;

always @ (posedge clk or negedge rstn) begin
  if (!rstn) begin
    reg_data <= 8'b0;
  end else if (en) begin
    if (shift_left) begin
      reg_data <= {reg_data[6:0], din};
    end else if (shift_right) begin
      reg_data <= {din, reg_data[7:1]};
    end else begin
      reg_data <= din;
    end
  end
end

assign dout = reg_data;

endmodule

该模块具有8位输入和输出数据，以及控制输入信号，包括时钟（clk），复位（rstn），使能（en），左移和右移（shift_left和shift_right）。当使能（en）为高电平时，输入数据（din）将被存储在寄存器中，并且可以根据左移或右移控制信号进行移位操作。移位操作完成后，输出数据（dout）将被更新为新的寄存器数据。