4位双向移位寄存器verilog

以下是一个4位双向移位寄存器的 Verilog 代码示例：

module shift_register (
    input clk,
    input rst,
    input [3:0] in,
    input left_shift,
    input right_shift,
    output reg [3:0] out
);

always @(posedge clk or negedge rst) begin
    if (!rst) begin
        out <= 4'b0000;
    end else if (left_shift) begin
        out <= {out[2:0], in};
    end else if (right_shift) begin
        out <= {in, out[3:1]};
    end
end

endmodule

该模块具有时钟、复位、输入和双向移位控制信号。当 left_shift 为 1 时，输入数据 in 右移并存储在寄存器中；当 right_shift 为 1 时，输入数据 in 左移并存储在寄存器中。在没有移位控制信号时，寄存器将保持不变。

相关问题

8位双向移位寄存器verilog

以下是一个8位双向移位寄存器的Verilog代码示例：

module shift_register (
  input clk,
  input rstn,
  input en,
  input shift_left,
  input shift_right,
  input [7:0] din,
  output [7:0] dout
);

reg [7:0] reg_data;

always @ (posedge clk or negedge rstn) begin
  if (!rstn) begin
    reg_data <= 8'b0;
  end else if (en) begin
    if (shift_left) begin
      reg_data <= {reg_data[6:0], din};
    end else if (shift_right) begin
      reg_data <= {din, reg_data[7:1]};
    end else begin
      reg_data <= din;
    end
  end
end

assign dout = reg_data;

endmodule

该模块具有8位输入和输出数据，以及控制输入信号，包括时钟（clk），复位（rstn），使能（en），左移和右移（shift_left和shift_right）。当使能（en）为高电平时，输入数据（din）将被存储在寄存器中，并且可以根据左移或右移控制信号进行移位操作。移位操作完成后，输出数据（dout）将被更新为新的寄存器数据。

八位双向移位寄存器verilog

### 关于八位双向移位寄存器的Verilog 实现

对于设计一个8位双向移位寄存器，在Verilog中的实现涉及到定义模块、输入输出端口以及内部逻辑来控制数据向左或向右移动。下面提供了一个简单的8位双向移位寄存器的设计实例。

module bidirectional_shift_register (
    input wire clk,
    input wire rst_n,      // Active low reset
    input wire load,       // Load parallel data when high
    input wire direction,  // Shift direction (0=right, 1=left)
    input wire serial_in,  // Serial input for shifting
    input wire [7:0] parallel_data, // Parallel data to load
    output reg [7:0] q     // Register outputs
);

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        q <= 8'b0;
    end else if (load) begin
        q <= parallel_data; // Load new value on rising edge of clock while load is active
    end else begin
        case(direction)
            1'b0 : q <= {q[6:0], serial_in}; // Shift Right
            1'b1 : q <= {serial_in, q[7:1]}; // Shift Left
        endcase
    end
end

endmodule

此代码片段展示了如何创建具有并行加载功能的8位双向移位寄存器。该电路能够根据`direction`信号决定是从左侧还是右侧进行串行移入操作；当`load`信号有效时，则会将外部提供的并行数据装载到寄存器中[^1]。