八位移位寄存器verilog仿真代码

以下是一个八位移位寄存器的 Verilog 仿真代码：

module shift_register_tb;

reg clk, reset, shift_in;
wire [7:0] shift_out;

shift_register dut (
    .clk(clk),
    .reset(reset),
    .shift_in(shift_in),
    .shift_out(shift_out)
);

initial begin
    clk = 0;
    reset = 1;
    shift_in = 0;
    #10 reset = 0;
end

always #5 clk = ~clk;

initial begin
    $dumpfile("shift_register.vcd");
    $dumpvars(0, shift_register_tb);
end

initial begin
    #20 shift_in = 8'b01010101;
    #100 shift_in = 8'b10101010;
    #200 shift_in = 8'b00001111;
    #300 shift_in = 8'b11110000;
    #400 shift_in = 8'b11001100;
    #500 shift_in = 8'b00110011;
    #600 shift_in = 8'b11111111;
    #700 shift_in = 8'b00000000;
    #800 shift_in = 8'b10101010;
    #900 $finish;
end

endmodule

这个测试模块包括一个时钟信号 `clk`，一个复位信号 `reset`，一个输入信号 `shift_in` 和一个输出信号 `shift_out`。在仿真开始时，复位信号被置为高电平，然后在一段时间后被置为低电平。然后，输入信号 `shift_in` 被连续地赋予不同的值，测试移位寄存器的功能。仿真结果将被记录在一个名为 `shift_register.vcd` 的波形文件中。