请写出在FPGA verilog HDL语言中

如何实现一个8位加法器？

在FPGA verilog HDL语言中，实现一个8位加法器的代码如下：

module adder8bit(input [7:0] A, B, output reg [8:0] S);
always @(*) begin
S = A + B;
end
endmodule

此代码中，输入A和B分别为8位的二进制数，输出S为9位的二进制数，其中S[8]为进位位，S[7:0]为加法结果。使用always块将两个输入直接相加，得到输出结果S。