Verilog pwm

### Verilog 实现 PWM 脉宽调制

#### 设计概述
PWM（脉冲宽度调制）通过改变输出信号高电平持续时间的比例来调节平均功率或其他参数。在FPGA中，利用Verilog语言可以高效地实现这一功能。基本思路是在给定频率下周期性地比较计数值与设定阈值，当计数小于等于该阈值时输出高电平；反之则输出低电平。

#### 数学模型
假设系统工作于固定频率f_clk，在每个时钟周期内增加内部计数器cnt直到达到最大值MAX_CNT后重置为0。设期望占空比Duty_Cycle，则有：

\[ \text{Duty\_Cycle} = \frac{\text{ON Time}}{\text{Period}}=\frac{T_{on}}{(T_{off}+T_{on})}\]

其中Ton表示高电平时长而Toff代表低电平部分所占用的时间长度[^2]。

#### 硬件描述代码示例
以下是使用Verilog编写的简单PWM生成模块实例:

module pwm_generator(
    input wire clk,
    input wire rst_n,
    input wire [7:0] duty_cycle, // 占空比设置(8位精度)
    output reg out_pwm
);
    
    parameter MAX_COUNT = 255; // 计数上限
    
    reg [7:0] counter;
    
    always @(posedge clk or negedge rst_n) begin : proc_counter
        if (!rst_n)
            counter <= 8'b0;
        else if (counter >= MAX_COUNT)
            counter <= 8'b0;
        else
            counter <= counter + 1;
    end
    
    assign out_pwm = (counter < duty_cycle); 

endmodule

此段程序定义了一个名为`pwm_generator`的实体，它接收三个外部输入——全局时钟信号(`clk`)、异步复位信号(`rst_n`)以及用于指定所需占空比的数据总线(`duty_cycle`)。同时提供了一路PWM波形作为输出(`out_pwm`)。内部采用一个8位加法计算器来进行定时操作，并依据当前计数值同用户自定义的占空比作对比决定最终输出状态[^1]。