给出含有异步清零和计数使能的16位二进制加减可控计数器的Verilog描述

在Verilog语言中，设计一个16位的异步清零和计数使能控制的二进制加减可控计数器可以分为以下几个部分：

module binary_counter(
    input wire clk,         // 主时钟信号
    input wire reset,       // 清零信号
    input wire count_enable, // 计数使能信号
    input [15:0] load_value, // 加法或减法数据输入
    output reg [15:0] counter_output // 输出计数值
);

// 定义计数器状态机
always @(posedge clk or posedge reset) begin
    if (reset) begin
        counter_output <= 0; // 当reset有效时，清零计数器
    else if (count_enable) begin
        if (load_value[15]) // 如果是加法模式，计数值+load_value
            counter_output <= counter_output + load_value;
        else                // 减法模式，计数值-load_value
            counter_output <= counter_output - load_value;
    end
end

endmodule

在这个模块中：
- `clk`是系统时钟信号，用于触发计数过程。
- `reset`是一个同步复位信号，当它有效时，计数器会被清零到初始值0。
- `count_enable`是一个外部控制信号，只有当它高电平时，计数才会发生。
- `load_value`是一个16位向量，包含加法或减法的数据。高位表示操作方向（0代表加法，非0代表减法）。
- `counter_output`是16位输出，存储当前的计数值。