1、运用Verilog HDL设计1个4位二进制计数器，计数范围从0000计到1111。 2、在1的基础上增加时钟使能作用及异步清零功能 3、在2的基础上实现计数器的计数范围控制，如从0000计到1001。 编写代码

在Verilog HDL中，我们可以创建一个4位二进制计数器，它可以从0000开始递增计数直到1111。这里是一个基础版的实现，包括了异步清零和基本的时钟控制：

module four_bit_counter (
    input wire clk,     // 时钟输入
    input wire reset_n,  // 异步清零信号，低电平有效
    output reg [3:0] count  // 计数器输出，4位宽
);

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) begin
        count <= 4'b0;   // 清零计数器
    end else begin
        if (count == 4'b1111) begin
            count <= 4'b0;  // 达到最大值后回置为0
        } else begin
            count <= count + 1'b1;  // 否则加1
        end
    end
end

endmodule

在这个例子中，`clk`是时钟输入，当时钟上升沿到来时，计数器会根据当前状态加一。`reset_n`是一个异步复位信号，当其为低电平时，计数器会被重置为0。

如果你想要改变计数范围，例如从0000到1001，可以修改内部的计数条件。然而，由于Verilog HDL的计数器通常是连续增长的，你需要额外的逻辑来处理这种非标准的计数模式，比如添加一个寄存器来跟踪是否达到上限并调整计数动作。

// 可选部分，假设有一个额外的寄存器status用于检测上限
reg [1:0] status;

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) begin
        count <= 4'b0;
        status <= 2'b0;
    end else begin
        if (count == 4'b1001 && status == 2'b0) begin
            count <= 4'b0;  // 当达到1001且未到达上限时，回置为0
            status <= 2'b1;  // 设置状态标记
        end else if (status == 2'b1) begin
            count <= count + 1'b1;  // 已经到达上限，继续计数
        end else begin
            count <= count + 1'b1;  // 正常计数
        end
    end
end

// 如果需要查看是否到达1001，可以在此处添加一个监视模块
assign monitor_out = status == 2'b1 ? 1'b1 : 1'b0;