verilog pwm波形频率可调

### Verilog 中实现可调频率 PWM 波形

在Verilog中实现PWM波形时，可以通过调整计数器的最大值来改变PWM波形的周期，从而达到调节频率的目的。下面展示了一个简单的Verilog代码示例用于生成具有可变频率特性的PWM信号。

module pwm_generator(
    input wire clk,          // 输入时钟信号
    input wire rst_n,        // 复位信号(低有效)
    input wire [7:0] freq_sel,// 频率选择输入
    output reg pwm_out       // 输出PWM信号
);

parameter COUNTER_WIDTH = 8; // 计数器宽度设定为8bit
reg [COUNTER_WIDTH-1:0] max_count;

// 设置最大计数值以决定PWM周期长度
assign max_count = (freq_sel == 8'b0000_0000)? 8'd255 : 
                   (freq_sel == 8'b0000_0001)? 8'd191 :
                   (freq_sel == 8'b0000_0010)? 8'd127 :
                   (freq_sel == 8'b0000_0011)? 8'd63  : 
                    /* 默认情况 */                8'd255 ;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        counter <= 0;
        pwm_out <= 0;
    end else begin
        if(counter >= max_count)begin
            counter <= 0;
            pwm_out <= ~pwm_out;// 切换PWM状态
        end else begin
            counter <= counter + 1;
        end
    end
end

endmodule

此模块接受一个外部时钟`clk`作为驱动源，并利用复位信号`rst_n`初始化内部寄存器的状态。通过修改`freq_sel`参数的不同取值范围内的编码，可以灵活地设置不同的PWM输出频率[^1]。

在这个例子中，`max_count`被用来存储当前选定频率下的最大计数值。每当计数器到达这个极限值时就会触发一次PWM电平的变化操作，进而形成特定频率的方波输出。由于采用了多位二进制编码的方式来表示多种可能的工作模式，因此可以根据实际需求轻松扩展支持更多种类别的频率选项[^4]。