moore状态机vhdl代码

Moore状态机是一种经典的有限状态机设计方法，使用VHDL语言描述该状态机的代码如下：

library ieee;
use ieee.std_logic_1164.all;

entity Moore_State_Machine is
    port (
        clk   : in  std_logic;     -- 输入时钟信号
        rst   : in  std_logic;     -- 输入复位信号
        input : in  std_logic;     -- 输入信号
        output: out std_logic);    -- 输出信号
end entity Moore_State_Machine;

architecture Behavioral of Moore_State_Machine is
    type state_type is (stateA, stateB);
    signal current_state, next_state: state_type;   -- 当前状态和下一个状态
begin
    --状态转移过程
    process (clk, rst)
    begin
        if rst = '1' then                       -- 复位
            current_state <= stateA;         
        elsif rising_edge(clk) then              -- 上升沿触发
            current_state <= next_state;         -- 更新当前状态
        end if;
    end process;

    --状态行为定义
    process (current_state, input)
    begin
        case current_state is
            when stateA =>
                if input = '1' then               -- 根据输入信号进行状态转移
                    next_state <= stateB;
                else
                    next_state <= stateA;
                end if;
                output <= '0';                    -- 根据状态输出信号
            when stateB =>
                if input = '1' then
                    next_state <= stateA;
                else
                    next_state <= stateB;
                end if;
                output <= '1';
        end case;
    end process;
end architecture Behavioral;

上述代码定义了一个具有两个状态的Moore状态机。每个状态都与一种输出信号相关联。在时钟上升沿触发时，状态转移发生，根据输入信号切换到下一个状态，并根据当前状态输出相应的输出信号。复位信号可将状态重置为初始状态。