sv中case语句的用法

在 SystemVerilog 中，case语句用于根据一个或多个表达式的值进行多路选择。case语句的基本语法如下：

case (expression)
  value1: statement1;
  value2: statement2;
  value3: statement3;
  ...
  default: defaultStatement;
endcase

其中，`expression`为需要进行多路选择的表达式，`valueX`为可能取到的值，`statementX`为当对应值匹配时需要执行的语句，`defaultStatement`为当没有任何一个值匹配时需要执行的语句。

以下是一个简单的例子：

logic [1:0] sel;
logic [7:0] data_out;

always_comb begin
  case (sel)
    2'b00: data_out = 8'h12;
    2'b01: data_out = 8'h34;
    2'b10: data_out = 8'h56;
    2'b11: data_out = 8'h78;
    default: data_out = 8'h00;
  endcase
end

以上代码中，当`sel`为`2'b00`时，`data_out`被赋值为`8'h12`，当`sel`为`2'b01`时，`data_out`被赋值为`8'h34`，当`sel`为`2'b10`时，`data_out`被赋值为`8'h56`，当`sel`为`2'b11`时，`data_out`被赋值为`8'h78`，否则，`data_out`被赋值为`8'h00`。