sv case 语句

SV（SystemVerilog）中的case语句用于执行多个条件分支。它与C语言中的switch语句类似。下面是一个例子：

logic [3:0] value;

always_comb begin
    case (value)
        4'b0000: $display("Case 1");
        4'b0001: $display("Case 2");
        4'b0010, 4'b0011: $display("Case 3 or Case 4");
        default: $display("Default Case");
    endcase
end

在上面的代码中，我们有一个名为`value`的4位逻辑型变量。根据`value`的不同值，将执行相应的代码块。

- 当`value`为4'b0000时，将打印"Case 1"。
- 当`value`为4'b0001时，将打印"Case 2"。
- 当`value`为4'b0010或4'b0011时，将打印"Case 3 or Case 4"。
- 如果`value`不匹配以上任何一个条件，将执行default块，并打印"Default Case"。

需要注意的是，在SV中，case语句可以使用`,`来匹配多个值。