verilog实现四位全加减器和testbench

Verilog是一种硬件描述语言(HDL)，常用于数字电路设计和FPGA/ASIC验证。要实现一个四位全加减器，你需要编写模块来描述加法器和减法器的行为，并在TestBench文件中测试它们。

**四位全加减器模块 (Adder/Subtractor)**:

module four_bit_add_sub(
    input [3:0] a, b, // 输入数据
    output reg [3:0] sum, // 加法结果
    input carry_in,       // 进位输入
    output reg borrow_out, // 减法借位输出
    input signed        // 是否进行加法还是减法
);
// 省略具体的加法、减法逻辑，通常会使用if-else结构或者case语句
...
endmodule

在这个模块中，`a`和`b`是输入数据，`sum`是加法结果，`borrow_out`是减法所需的借位，`signed`信号指示操作是加法还是减法。

**TestBench (测试台):**

module test_four_bit_add_sub();

reg [3:0] a = {4'b0000, 4'b0101}; // 测试数据
reg [3:0] b = {4'b1010, 4'b0110};
reg signed operation = 1'b0; // 初始设置为加法

four_bit_add_sub add_sub (
    .a(a),
    .b(b),
    .sum(sum),
    .carry_in(0), // 初始化进位为0
    .borrow_out(borrow_out),
    .signed(operation)
);

initial begin
    $display("Input A: %b", a);
    $display("Input B: %b", b);
    
    for循环测试各种输入组合
    
    // 等待一定时间后结束仿真
    #100;
end

always @* begin
    // 观察并记录结果
    $display("Sum: %b Borrow Out: %b", sum, borrow_out);
end

endmodule

在这个TestBench中，我们创建了一个四位全加减器实例，并设置了测试数据，然后在一个无限循环中不断改变输入，观察输出是否符合预期。最后，在每个步骤结束后，通常会暂停模拟以便于分析。