用Verilog设计一个表决器 要求： 实现参数化表决功能， 可配置为 3、 5、 7， 2K+1 人（人数<16）表决功能，多数人表决通过则通过；并且写出他的测试代码

以下是Verilog代码实现参数化表决器：

module voting(
  input wire clk,
  input wire rst,
  input wire [15:0] voters,
  output reg result
);

parameter WIDTH = 3; // 默认为3人表决
parameter THRESHOLD = (WIDTH+1)/2; // 多数人表决通过

reg [WIDTH-1:0] votes;

always @(posedge clk) begin
  if (rst) begin
    votes <= 0;
    result <= 0;
  end
  else begin
    for (int i=0; i<WIDTH; i=i+1) begin
      if (voters[i]) begin
        votes[i] <= 1;
      end
      else begin
        votes[i] <= 0;
      end
    end
  
    if (count(votes) >= THRESHOLD) begin
      result <= 1;
    end
    else begin
      result <= 0;
    end
  end
end

function integer count(input wire [WIDTH-1:0] bits);
  integer cnt;
  cnt = 0;
  for (int i=0; i<WIDTH; i=i+1) begin
    if (bits[i]) begin
      cnt = cnt + 1;
    end
  end
  count = cnt;
endfunction

endmodule

测试代码如下：

module voting_tb;

reg clk;
reg rst;
reg [15:0] voters;
wire result;

voting dut (
  .clk(clk),
  .rst(rst),
  .voters(voters),
  .result(result)
);

initial begin
  clk = 0;
  rst = 1;
  voters = 16'b0000_0000_0000_0001;
  #10 rst = 0;
end

always #5 clk = !clk;

initial begin
  #100 voters = 16'b0000_0000_0000_0011;
  #100 voters = 16'b0000_0000_0000_0111;
  #100 voters = 16'b0000_0000_0000_1111;
  #100 voters = 16'b0000_0000_0001_1111;
  #100 voters = 16'b0000_0000_0011_1111;
  #100 voters = 16'b0000_0000_1111_1111;
  #100 voters = 16'b0000_0001_1111_1111;
  #100 voters = 16'b0000_0011_1111_1111;
end

endmodule

在测试代码中，我们先将rst置为1，等待10个时钟周期后再将其置为0，表示复位结束。然后每100个时钟周期更改一次voters的值，以测试不同的表决结果。