module RAM( input clk, input reset, input write, input [7:0] data_in, input [7:0] address, output reg [7:0] data_out ); reg [7:0] mem[0:255]; always @(posedge clk) begin if (reset) begin for (int i = 0; i < 256; i++) mem[i] <= 8'h00; end else if (write) begin mem[address] <= data_in; end end always @(*) begin data_out = mem[address]; end endmodule 的测试程序

以下是一个简单的测试程序，可以用来测试 RAM 模块：

`timescale 1ns / 1ps

module test_RAM;
    reg clk, reset, write;
    reg [7:0] data_in, address;
    wire [7:0] data_out;

    RAM dut (.clk(clk), .reset(reset), .write(write), .data_in(data_in), .address(address), .data_out(data_out));

    initial begin
        clk = 0;
        reset = 1;
        write = 0;
        data_in = 8'h00;
        address = 8'h00;
        #100 reset = 0;
    end

    always #5 clk = ~clk;

    task write_data;
        input [7:0] addr, data;

        address = addr;
        data_in = data;
        write = 1;
        #10 write = 0;
    endtask

    initial begin
        // Write some data to memory
        write_data(8'h00, 8'h11);
        write_data(8'h01, 8'h22);
        write_data(8'h02, 8'h33);
        write_data(8'h03, 8'h44);

        // Read data from memory
        #20 address = 8'h00;
        #30 address = 8'h01;
        #40 address = 8'h02;
        #50 address = 8'h03;
    end

endmodule

这个测试程序使用了一个简单的时钟和状态机。在时钟的上升沿，如果 `reset` 为 1，则将 RAM 中的所有值清零。如果 `write` 为 1，则在 `address` 所指定的地址处写入 `data_in`。在 `always @(*)` 块中，将 `data_out` 设置为 `mem[address]`，以便将 RAM 中存储的值输出到模块的外部。

测试程序中的 `write_data` 任务用于向 RAM 中写入数据。该任务将 `address` 和 `data_in` 设置为指定的值，并将 `write` 设置为 1，以便在下一个时钟上升沿时将数据写入 RAM。然后，任务等待 10 个时间单位，将 `write` 设置为 0，以便在下一次写入之前保持 RAM 中的数据不变。在测试程序的初始块中，我们调用 `write_data` 任务四次，将 4 个字节写入 RAM 中。

测试程序还包括一些简单的延迟，用于在 RAM 中读取数据。在每个延迟之后，我们将 `address` 设置为要读取的地址，然后等待 RAM 将该地址处存储的值输出到 `data_out`。在本例中，我们将 RAM 中存储的 4 个字节读取到 `data_out` 中，并在仿真结束时检查这些值是否正确。