verilog中的加法器

以下是三种Verilog中的加法器：

1. 半加器（Half Adder）

module add_half(
    input A,
    input B,
    output S,
    output Co
);
    assign S = A ^ B;
    assign Co = A & B;
endmodule

2. 全加器（Full Adder）

module add_full(
    input A,
    input B,
    input Ci,
    output S,
    output Co
);
    wire c_1;
    wire c_2;
    wire sum_1;
    add_half add_half_1(
        .A (A),
        .B (B),
        .S (sum_1),
        .C (c_1)
    );
    add_half add_half_2(
        .A (sum_1),
        .B (Ci),
        .S (S),
        .C (c_2)
    );
    assign Co = c_1 | c_2;
endmodule

3. 超前进位加法器（Lookahead Carry Adder/LCA）

module add_4(
    input [3:0] A,
    input [3:0] B,
    input Ci,
    output [3:0] S,
    output Co
);
    wire [3:0] C;
    genvar i;
    generate
        for(i=0; i<4; i=i+1) begin: adder
            add_full add(
                .A(A[i]),
                .B(B[i]),
                .Ci(i==0?Ci:C[i-1]),
                .S(S[i]),
                .Co(C[i])
            );
        end
    endgenerate
    assign Co = C[3];
endmodule