将10个并行的8位数据转为串行数据的verilog代码

以下是将10个并行的8位数据转为串行数据的 Verilog 代码示例：

module parallel_to_serial(
    input [9:0][7:0] parallel_data, // 10个并行数据输入
    input clk, // 时钟输入
    input rst, // 复位输入
    output reg serial_out // 串行数据输出
);

reg [79:0] shift_reg; // 移位寄存器

always @(posedge clk or negedge rst) begin
    if (rst == 0) begin
        shift_reg <= 80'b0; // 寄存器清零
        serial_out <= 1'b0; // 串行输出清零
    end
    else begin
        shift_reg <= {parallel_data[9], parallel_data[8], parallel_data[7], parallel_data[6], parallel_data[5], parallel_data[4], parallel_data[3], parallel_data[2], parallel_data[1], parallel_data[0], shift_reg[7:0]}; // 移位寄存器向左移动1位
        serial_out <= shift_reg[79]; // 将移位寄存器的最高位输出到串行输出口
    end
end

endmodule

在上述代码中，10个并行数据输入被打包成一个 80 位的并行数据 `parallel_data`，每个并行数据的位宽为 8 位。时钟信号 `clk` 和复位信号 `rst` 用于控制移位寄存器的移位和清零。移位寄存器 `shift_reg` 的位宽为 80 位，用于存储并行数据。串行数据输出 `serial_out` 的位宽为 1 位，用于输出移位寄存器的最高位。在时钟上升沿或复位下降沿时，移位寄存器向左移动 1 位，并将最高位输出到串行输出口。