verilog简单分频器

下面是一个简单的 Verilog 代码，用于将输入时钟信号分频为更低的频率：

module clk_divider(
    input wire clk_in,
    output wire clk_out
);

reg [15:0] counter; // 16位计数器

// 时钟分频因子，例如，这里设置为 10 将输入时钟分频为 1/10 的频率
parameter DIV_FACTOR = 10;

always @(posedge clk_in) begin
    if (counter == DIV_FACTOR - 1) begin
        counter <= 0;
        clk_out <= ~clk_out;
    end else begin
        counter <= counter + 1;
    end
end

endmodule

该模块使用一个 16 位计数器来计数输入时钟的上升沿，当计数器达到指定的分频因子时，将输出时钟反转并将计数器重置为 0。在该代码中，分频因子被定义为一个 parameter，您可以根据需要修改它。