用verilog语言写一个semophore模块

好的，下面是一个简单的 Verilog Semaphore 模块的代码：

module semaphore (
    input           clk,
    input           reset,
    input           lock,
    output reg      release
);

reg [7:0] count;

always @(posedge clk) begin
    if (reset) begin
        count <= 8'h00;
        release <= 1'b0;
    end
    else if (lock && count > 0) begin
        count <= count - 1;
        release <= 1'b1;
    end
    else begin
        release <= 1'b0;
    end
end

always @(posedge clk) begin
    if (reset) begin
        count <= 8'h00;
    end
    else if (lock) begin
        count <= count + 1;
    end
end

endmodule

这个 Semaphore 模块有一个 lock 输入信号，表示请求锁定。当 lock 信号有效时，如果当前 count 计数器的值大于0，count 计数器的值会减1，并且 release 输出信号会被置为有效，表示已经获得了锁。如果 count 计数器的值等于0，release 输出信号会被置为无效，表示无法获得锁。当 lock 信号无效时，release 输出信号会被置为无效，表示释放了锁。

此外，模块中还有一个计数器 count，用于记录当前 Semaphore 的可用资源数量。当 lock 信号有效时，count 计数器的值会加1，表示有一个可用资源被释放。当 reset 信号有效时，计数器会被清零。