用verilog语言写一个D锁存器

在Verilog语言中，一个基本的D型锁存器(D-Latch)可以用来存储单个数据输入并保持其值。以下是一个简单的D锁存器的Verilog模块示例：

module DLatch (
    input wire clk,            // 时钟输入
    input wire [7:0] din,      // 数据输入
    output reg [7:0] dout     // 输出数据
);

// 当时钟上升沿到来并且din有有效信号时，dout更新为din的内容
always @(posedge clk or posedge din) begin
    if (clk)    // 针对上升沿触发
        dout <= din;   // 如果时钟有效，则更新锁存器内容
end

endmodule

在这个模块中：
- `clk` 是输入的时钟信号，用于控制数据的更新。
- `din` 是输入的数据线，当时钟上升沿到来且`din`有新数据时，`dout`会被新的数据值所取代。
- `dout` 是输出的数据线，它会保持上一时刻接收到的新数据值。