用Verilog实现以下功能：当数据串行输入时，找出其中最大的三个极值点

以下是用 Verilog 实现找出数据串行输入中最大的三个极值点的代码。假设输入数据为 8 位，并且输入时钟为 clk，输入数据为 input。

module find_extremas (
    input clk,
    input [7:0] input,
    output reg [7:0] max1,
    output reg [7:0] max2,
    output reg [7:0] max3
);

reg [7:0] prev;
reg [7:0] curr;
reg [7:0] next;

always @(posedge clk) begin
    prev <= curr;
    curr <= next;
    next <= input;
end

always @(posedge clk) begin
    if (curr > prev && curr > next) begin
        if (curr > max1) begin
            max3 <= max2;
            max2 <= max1;
            max1 <= curr;
        end else if (curr > max2) begin
            max3 <= max2;
            max2 <= curr;
        end else if (curr > max3) begin
            max3 <= curr;
        end
    end
end

endmodule

在上面的代码中，我们使用了三个寄存器 prev、curr 和 next 来存储输入数据。在时钟上升沿触发后，我们将 prev 设置为当前值 curr，curr 设置为下一个值 next，next 设置为输入数据 input。

接下来，我们使用第二个 always 块来检查 curr 是否是一个极值。如果 curr 大于其前一个值 prev 和后一个值 next，那么它就是一个极值。我们将其与当前最大的三个值 max1、max2 和 max3 进行比较，并逐个更新它们的值。

最后，我们将 max1、max2 和 max3 输出到模块的输出端口。