module hc_sr_echo( input wire Clk , //clock 50MHz input wire clk_us , //system clock 1MHz input wire Rst_n , //reset ,low valid input wire echo , // output wire [18:00] data_o //检测距离,保留3位小数,*1000实现 ); /* S(um) = 17 * t --> x.abc cm */ //Parameter Declarations parameter T_MAX = 16'd60_000;//510cm 对应计数值 //Interrnal wire/reg declarations reg r1_echo,r2_echo; //边沿检测 wire echo_pos,echo_neg; // reg [15:00] cnt ; //Counter wire add_cnt ; //Counter Enable wire end_cnt ; //Counter Reset reg [18:00] data_r ; //Logic Description //如果使用clk_us 检测边沿,延时2us,差值过大 always @(posedge Clk or negedge Rst_n)begin if(!Rst_n)begin r1_echo <= 1'b0; r2_echo <= 1'b0; end else begin r1_echo <= echo; r2_echo <= r1_echo; end end assign echo_pos = r1_echo & ~r2_echo; assign echo_neg = ~r1_echo & r2_echo; always @(posedge clk_us or negedge Rst_n)begin if(!Rst_n)begin cnt <= 'd0; end else if(add_cnt)begin if(end_cnt)begin cnt <= cnt; end else begin cnt <= cnt + 1'b1; end end else begin //echo 低电平 归零 cnt <= 'd0; end end assign add_cnt = echo; assign end_cnt = add_cnt && cnt >= T_MAX - 1; //超出最大测量范围则保持不变,极限 always @(posedge Clk or negedge Rst_n)begin if(!Rst_n)begin data_r <= 'd2; end else if(echo_neg)begin data_r <= (cnt << 4) + cnt; end else begin data_r <= data_r; end end //always end assign data_o = data_r >> 1; endmodule
时间: 2024-04-05 10:29:13 浏览: 13
这是一个 Verilog 语言编写的模块,用于控制 HC-SR04 超声波测距模块。其中:
- Clk 表示时钟信号,频率为 50MHz。
- clk_us 表示系统时钟信号,频率为 1MHz。
- Rst_n 表示复位信号,低电平有效。
- echo 表示超声波接收信号。
- data_o 表示测量到的距离值,保留 3 位小数,单位为毫米。
该模块的功能是测量 HC-SR04 模块发送超声波到障碍物并返回的时间,然后通过一定的计算得到距离值。具体实现方式如下:
- 通过 r1_echo 和 r2_echo 两个寄存器检测超声波接收信号的边沿,用于控制计数器的工作状态。
- 计数器 cnt 用于计算超声波发送和接收的时间间隔,从而得到距离值。
- add_cnt 和 end_cnt 信号用于控制计数器的计数和复位。
- data_r 寄存器存储测量到的距离值的计算结果。
- 最后通过右移操作得到距离值的整数部分,单位为毫米。
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module e_and_t( input wire Clk , //system clock 100MHz input wire Rst_n , //reset ,low valid input wire echo , // output wire trig , //触发测距信号 output wire [9:00] data_o //检测距离,保留3整数,单位:cm ); //Interrnal wire/reg declarations wire clk_us; // //Module instantiations , self-build module clk_div clk_div( /*input wire */.Clk (Clk ), //system clock 100MHz /*input wire */.Rst_n (Rst_n ), //reset ,low valid /*output wire */.clk_us (clk_us ) // ); hc_sr_trig hc_sr_trig( /*input wire */.clk_us (clk_us ), //system clock 1MHz /*input wire */.Rst_n (Rst_n ), //reset ,low valid /*output wire */.trig (trig ) //触发测距信号 ); hc_sr_echo hc_sr_echo( /*input wire */.Clk (Clk ), //clock 100MHz /*input wire */.clk_us (clk_us ), //system clock 1MHz /*input wire */.Rst_n (Rst_n ), //reset ,low valid /*input wire */.echo (echo ), // /*output reg [9:00]*/.data_o (data_o ) //检测距离,保留3位整数,*1000实现 ); //Logic Description endmodule
这段代码是一个 Verilog HDL 的模块 e_and_t,它实现了 HC-SR04 超声波测距模块的驱动。模块有四个输入信号:系统时钟 Clk,复位信号 Rst_n,回声信号 echo,以及一个输出信号 trig,它的作用是触发 HC-SR04 开始测距。此外,模块还有一个 10 位的输出信号 data_o,它是通过 HC-SR04 返回的脉冲宽度计算得到的距离值,单位为 cm,保留了 3 位整数部分。模块内部实例化了两个自定义模块 clk_div 和 hc_sr_trig,它们的作用是将系统时钟 Clk 分频到 1 MHz,并生成 HC-SR04 的触发信号 trig。另外,模块还实例化了一个自定义模块 hc_sr_echo,它通过回声信号 echo 和分频后的时钟 clk_us 计算 HC-SR04 返回的脉冲宽度,并将距离值输出到 data_o。
module hc_sr_echo( input wire Clk , //clock 50MHz input wire clk_us , //system clock 1MHz input wire Rst_n , //reset ,low valid input wire echo , // output wire [18:00] data_o //检测距离,保留3位小数,1000实现 ); / S(um) = 17 * t --> x.abc cm */ //Parameter Declarations parameter T_MAX = 16'd60_000;//510cm 对应计数值 //Interrnal wire/reg declarations reg r1_echo,r2_echo; //边沿检测 wire echo_pos,echo_neg; // reg [15:00] cnt ; //Counter wire add_cnt ; //Counter Enable wire end_cnt ; //Counter Reset reg [18:00] data_r ; //Logic Description //如果使用clk_us 检测边沿,延时2us,差值过大 always @(posedge Clk or negedge Rst_n)begin if(!Rst_n)begin r1_echo <= 1'b0; r2_echo <= 1'b0; end else begin r1_echo <= echo; r2_echo <= r1_echo; end end assign echo_pos = r1_echo & ~r2_echo; assign echo_neg = ~r1_echo & r2_echo; always @(posedge clk_us or negedge Rst_n)begin if(!Rst_n)begin cnt <= 'd0; end else if(add_cnt)begin if(end_cnt)begin cnt <= cnt; end else begin cnt <= cnt + 1'b1; end end else begin //echo 低电平 归零 cnt <= 'd0; end end assign add_cnt = echo; assign end_cnt = add_cnt && cnt >= T_MAX - 1; //超出最大测量范围则保持不变,极限 always @(posedge Clk or negedge Rst_n)begin if(!Rst_n)begin data_r <= 'd2; end else if(echo_neg)begin data_r <= (cnt << 4) + cnt; end else begin data_r <= data_r; end end //always end assign data_o = data_r >> 1; endmodule
这是一个基于FPGA实现的超声波测距模块的Verilog代码。该模块通过测量超声波的回波时间来计算距离,具体实现是:当超声波发射信号时,开始计数器计数;当接收到超声波回波信号时,停止计数器,并根据计数值计算出距离。其中,计数器的时钟是1MHz的系统时钟,计数器的最大值是60,000,对应距离是510cm,计数值与距离的关系为:S(um) = 17 * t --> x.abc cm。最后,输出的距离值保留3位小数,乘以1000实现。