设计一个计数器，计数值从10-49之间递增循环，带同步复位功能；

好的，可以使用Verilog语言来实现这个计数器，以下是代码实现：

module counter(
  input clk, // 时钟信号
  input rst, // 复位信号
  output reg [5:0] count // 计数器输出
);

always @(posedge clk or posedge rst) begin
  if (rst) begin
    count <= 6'b1010; // 复位为10
  end else begin
    if (count == 6'b110001) begin
      count <= 6'b1010; // 循环回到10
    end else begin
      count <= count + 1; // 每次加1
    end
  end
end

endmodule

在上述代码中，使用了一个always块来描述计数器的行为。当复位信号rst为1时，计数器count被赋值为10；当rst为0且时钟信号clk上升沿到来时，计数器会自动加1，当计数值达到49时，它会循环回到10。最后，输出计数器的值count。