Verilog 乘法器

Verilog 乘法器是一种用于计算两个数的乘积的电路。在 Verilog 中，可以使用乘法运算符 (*) 来实现乘法器。下面是一个简单的 4 位乘法器的 Verilog 代码示例：

module multiplier(
    input [3:0] a,
    input [3:0] b,
    output reg [7:0] p
);

always @(*) begin
    p = a * b;
end

endmodule

在这个例子中，输入 a 和 b 是 4 位二进制数，输出 p 是它们的乘积，使用 reg 关键字声明为寄存器类型。always @(*) 表示在输入信号变化时计算输出信号。