uvm clock jtter 生成

UVM (Universal Verification Methodology) 是一种用于硬件验证的标准框架，主要用于软件驱动的验证环境。其中，`uvm_clock_jitter` 是 UVM 中用来模拟时钟抖动的一种模块。时钟抖动是指实际时钟信号相对于理想时钟信号发生的随机变化，这在测试数字系统时很重要，因为它是衡量系统对时序敏感性的指标。

`uvm_clock_jitter_generator` 类通常会创建一个虚拟的时钟源，这个时钟源可以在每个周期内随机添加或减去一定的延迟，以模拟真实的时钟不确定性。它的参数可能包括最大抖动值、抖动分布等设置，允许验证人员调整测试条件以检查设计对于各种抖动情况的鲁棒性。

在使用时，你会实例化这个类，配置其属性，然后将其关联到你的 DUT (Design Under Test) 的时钟端口上，通过驱动这个虚拟时钟来进行相关的测试。例如：

uvm_component_utils_begin(my_dut)
  .add(uvm_port_type("clk", UVMMODPORT, 0), my_uvm_clk_jitter)
uvm_component_utils_end()

// 创建并配置抖动生成器
my_uvm_clk_jitter = new("my_clk_jitter", ...);
my_uvm_clk_jitter.set_jitter_distribution(uvm_test_top.get_time_domain(), ..., max_jitter);