module shift_reg( input clk, input rst, input s0,s1, //选择输入端口 input din1,din2, //串行数据输入 input [3:0] d, //并行数据输入 output reg [3:0] q //输出端口 ); always@(posedge clk or negedge rst) begin if(!rst) q<=4'd0; else begin case({s1,s0}) 2'b00:q<=q; //输出保持不变 2'b01:q<={q[2:0],din1}; //右移 2'b10:q<={din2,q[3:1]}; //左移 2'b11:q<=d; //并行置数 endcase end end为以上代码编写测试激励

以下是一个基本的测试激励，可以针对各种情况进行测试：

module shift_reg_tb;

reg clk, rst, s0, s1, din1, din2;
reg [3:0] d;
wire [3:0] q;

shift_reg dut(.clk(clk), .rst(rst), .s0(s0), .s1(s1), .din1(din1), .din2(din2), .d(d), .q(q));

initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

initial begin
    rst = 1;
    s0 = 0;
    s1 = 0;
    din1 = 0;
    din2 = 0;
    d = 0;
    #10 rst = 0;
end

initial begin
    // Test case 1: Output remains unchanged
    s0 = 0;
    s1 = 0;
    din1 = 1;
    din2 = 0;
    d = 0;
    #10 assert(q === 4'b0000);

    // Test case 2: Right shift
    s0 = 1;
    s1 = 0;
    din1 = 1;
    din2 = 0;
    d = 0;
    #10 assert(q === 4'b1000);

    // Test case 3: Left shift
    s0 = 0;
    s1 = 1;
    din1 = 0;
    din2 = 1;
    d = 0;
    #10 assert(q === 4'b0001);

    // Test case 4: Parallel load
    s0 = 1;
    s1 = 1;
    din1 = 0;
    din2 = 0;
    d = 4'b1010;
    #10 assert(q === 4'b1010);

    // Add more test cases here

    $finish;
end

endmodule

这个测试激励首先在 `initial` 块中初始化了所有输入信号，然后在每个测试用例中设置不同的输入信号并检查输出信号是否符合预期。可以通过添加更多的测试用例来测试更多的情况。