状态机实现流水灯verilog

下面是一个简单的状态机实现流水灯的Verilog代码：

module led_controller(
  input clk,
  input rst,
  output reg [3:0] led
);

parameter IDLE = 2'b00;
parameter LEFT = 2'b01;
parameter RIGHT = 2'b10;

reg [1:0] state;
reg [3:0] count;

always @ (posedge clk) begin
  if (rst) begin
    count <= 4'b0000;
    state <= IDLE;
  end else begin
    case (state)
      IDLE: begin
        if (count == 4'b1111) begin
          count <= 4'b0001;
          state <= LEFT;
        end else begin
          count <= count + 1;
        end
      end
      LEFT: begin
        if (count == 4'b1111) begin
          count <= 4'b0001;
          led <= {led[2:0], led[3]};
        end else begin
          count <= count + 1;
        end
        state <= RIGHT;
      end
      RIGHT: begin
        if (count == 4'b1111) begin
          count <= 4'b0001;
          led <= {led[0], led[3:1]};
        end else begin
          count <= count + 1;
        end
        state <= IDLE;
      end
      default: state <= IDLE;
    endcase
  end
end

endmodule

在此代码中，我们定义了三个状态：IDLE、LEFT、RIGHT。在IDLE状态下，计数器计数，当计数器达到15时，状态转换为LEFT；在LEFT状态下，计数器继续计数，当计数器达到15时，状态转换为RIGHT，同时将LED灯向左移动一位；在RIGHT状态下，计数器继续计数，当计数器达到15时，状态转换为IDLE，同时将LED灯向右移动一位。在每个状态下，计数器都增加1，当计数器达到15时，重置为1。

通过这个状态机，我们可以实现一个简单的流水灯。