OPEN_DRAIN

时间: 2024-02-22 22:53:45 浏览: 207

关于Quartus_II下“Auto_Open_Drain”设置方法

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最近碰到工程师问我有关Altera PLD器件输出口如何设置 “Auto Open Drain” 来实现 “线与”的功能，下面这边文章将详细讲述在Qutautus II软件下如何成功设置“Auto open Drain” 功能 ### 关于Quartus II下“Auto_Open_Drain”设置方法 #### 一、引言在数字逻辑设计中，“线与”(Wired-AND)是一种常见的连接方式，通过这种方式可以直接将多个输出端口连接在一起，从而实现逻辑与的功能。这种连接方式广泛应用于信号同步控制、总线仲裁等多种场合。在Altera的PLD（可编程逻辑器件）设计中，为了实现“线与”功能，通常需要使用“开漏”(Open Drain)输出配置。“Auto Open Drain”功能允许设计者在Quartus II软件中方便地配置输出端口为开漏模式。本文将详细介绍在Quartus II环境下如何成功设置“Auto Open Drain”功能。 #### 二、基础知识介绍 1. **开漏输出**（Open Drain Output）： - 开漏输出是一种特殊的输出模式，其特点是输出端在逻辑高电平时呈现高阻态，在逻辑低电平时驱动电流到地。 - 当两个或多个开漏输出端口连接在一起时，可以通过外部上拉电阻实现“线与”功能。 2. **线与功能**（Wired-AND Function）： - 在数字电路设计中，多个输出端口直接连接到一起，没有通过逻辑门连接。 - 如果所有输出端口都处于低电平状态，则最终结果为低电平；如果有任何输出端口处于高阻态或高电平状态，则最终结果为高阻态。 - 主要用于实现简单的逻辑门组合，如总线仲裁器等。 3. **Quartus II**： - 是Altera公司提供的集成开发环境，用于设计、仿真、综合和调试基于FPGA/CPLD的设计。 - 支持多种硬件描述语言（HDL），包括VHDL、Verilog HDL等。 - 提供了丰富的工具集，包括编辑器、综合器、适配器、时序分析器等。 #### 三、在Quartus II中设置“Auto Open Drain” **1. 使用原理图/符号的方法实现** - **步骤一**：在Quartus II的图形编辑器中，添加一个“TRIbuffer”元件。 - **步骤二**：将该元件的输入端连接至“GND”，使能端连接至输入信号“input”。 - **步骤三**：通过这种方式，当使能端接收到有效信号时，输出端会呈现低电平状态，否则处于高阻态。 **2. 使用VHDL语言实现** - **步骤一**：定义一个名为`opndrn`的组件，并声明其端口。 - **步骤二**：在顶层模块中实例化`opndrn`组件，并通过端口映射将其输入端与信号相连。 - **示例代码**： ```vhdl component opndrn port( a_in: in std_logic; a_out: out std_logic ); end component; u1: opndrn port map ( a_in => hub1rsta, a_out => hub1rst ); ``` **3. 使用Verilog HDL语言实现** - **直接在代码中实现**：通过条件赋值语句实现开漏输出的功能。 - **示例代码**： ```verilog module top(input a, input b, output c, // cis NOT the open drain pin output d); // d is the open drain pin wire temp = a & b; assign c = temp; assign d = (temp) ? 1'bz : 1'b0; endmodule ``` - **使用原始库OPNDRN**：利用Quartus II自带的原始库中的OPNDRN元件实现开漏输出。 - **示例代码**： ```verilog module top(input a, input b, output c, // cis NOT the open drain pin output d); // d is the open drain pin wire temp = a & b; assign c = temp; OPNDRN myopendrain ( .in(temp), .out(d) ); endmodule ``` #### 四、验证“Auto Open Drain”设置 - **步骤一**：完成设计并编译整个项目。 - **步骤二**：打开“Compilation Report -> Fitter -> Output Pins”报告。 - **步骤三**：查看输出管脚“q[0]”和“out1”的“Open Drain”选项是否为“yes”，如果是，则表示设置成功；如果不是，则表示设置不成功或未进行设置。 #### 五、总结通过上述三种不同的方法，我们可以在Quartus II环境下成功实现“Auto Open Drain”功能，进而实现“线与”功能。这些方法不仅适用于Altera PLD器件，也可以扩展到其他FPGA/CPLD器件的设计中。掌握这些技术对于优化设计、提高系统性能具有重要意义。

OPEN_DRAIN是一种GPIO的输出模式，它允许多个输出引脚连接在一起，并通过一个公共的上拉电阻来实现。这种连接方式被称为wired-OR连接。当任何一个IO引脚将输出拉低时，输出引脚会被拉低。只有当所有输出引脚都被拉高时，输出引脚才会被拉高。这种模式的优点是可以省去外部门电器所需的电路门。[^1] 例如，假设有两个IO引脚A和B，它们都设置为OPEN_DRAIN模式，并连接到一个上拉电阻。当A和B都被拉高时，输出引脚也会被拉高。当A或B中的任何一个被拉低时，输出引脚也会被拉低。这种模式在一些特定的情况下非常有用，例如在需要多个输出引脚控制同一个设备或信号线的情况下，可以使用OPEN_DRAIN模式来简化电路设计。

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