always内部并不直接支持模块级别的调用1。如果你需要模块间的交互，通常会通过端口信号传递信息并控制其他模块的行为，而不是直接嵌套模块。

在Verilog设计中，`always`语句主要用于描述时序逻辑行为，它并不直接支持模块级别的直接调用[^1]。如果需要不同模块之间的通信，通常会通过定义输入/输出接口（即端口）来传递信号，例如`input wire`和`output reg`，这些信号可以连接到其他模块的相应接口上。这样，当一个模块的状态改变时，可以通过端口信号影响另一个模块的行为。例如：

module top_module (
    input wire sr_input,       // SR锁存器的输入
    output reg sr_output      // SR锁存器的输出
);

// 实例化SR锁存器模块
SR_Latch sr_latch(.data_in(sr_input), .clock(clk), .enable(en), .data_out(sr_output));

endmodule

module SR_Latch(
    input wire data_in,
    input wire clock,
    input wire enable,
    output reg data_out
);
...
endmodule

在这个例子中，`top_module`通过`sr_input`和`sr_output`与`SR_Latch`模块交互，`SR_Latch`的内部行为不会直接暴露给`top_module`，而是通过外部接口控制。