verilog 按键状态机

Verilog中实现按键状态机的一个常见方法是使用有限状态机（FSM）。以下是一个示例代码，展示了一个简单的按键状态机：

module key_fsm (
    input wire clk,
    input wire reset,
    input wire key,
    output wire key_pressed
);

    // 定义状态枚举
    typedef enum logic [1:0] {
        IDLE,
        PRESSED,
        RELEASED
    } state_t;

    // 定义状态寄存器和下一个状态变量
    reg state_t current_state;
    reg state_t next_state;

    // 定义输出寄存器
    reg key_pressed_reg;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            // 复位状态机
            current_state <= IDLE;
            key_pressed_reg <= 0;
        end else begin
            // 更新当前状态
            current_state <= next_state;
            key_pressed_reg <= (current_state == PRESSED);
        end
    end

    always @(current_state or key) begin
        case (current_state)
            IDLE:
                if (key)
                    next_state = PRESSED;
                else
                    next_state = IDLE;
            PRESSED:
                if (!key)
                    next_state = RELEASED;
                else
                    next_state = PRESSED;
            RELEASED:
                if (key)
                    next_state = PRESSED;
                else
                    next_state = IDLE;
        endcase
    end

    assign key_pressed = key_pressed_reg;

endmodule

在这个示例中，我们定义了三个状态：IDLE（空闲），PRESSED（按下）和RELEASED（释放）。通过检测输入的按键信号，我们可以根据当前状态和按键状态的变化来更新状态机的状态。输出`key_pressed`信号表示按键是否被按下。

请注意，这只是一个简单的示例，实际的按键状态机可能需要更复杂的状态转换逻辑，以适应不同的需求。