uvm 中phase.get_objection()用法举例

时间: 2024-09-08 11:04:15 浏览: 124
在UVM(Universal Verification Methodology)中,`phase.get_objection()`是一个常用的方法,用于在各个UVM测试阶段获取当前的objection对象。objection机制是UVM中用于控制测试进度和结束的一个机制。每个测试阶段都可以通过objection来控制,当所有的objection都已经被释放,即没有更多的objection时,UVM环境会自动结束当前阶段,并进入下一个阶段。 下面是一个使用`phase.get_objection()`方法的简单示例: ```verilog class my_test extends uvm_test; // ... virtual function void phase_ready_to_end(input uvm_phase phase); uvm_objection objection; if (phase.get_name() == "RUN") begin // 获取当前阶段的objection对象 objection = phase.get_objection(); // 假设某个条件满足时,增加一个objection if (some_condition) begin objection.raise_objection(this); end // 假设另一个条件满足时,减少一个objection else if (another_condition) begin objection.drop_objection(this); end end endfunction // ... endclass ``` 在这个例子中,我们在`phase_ready_to_end`方法中检查当前的阶段是否是`RUN`阶段。如果是,我们通过`phase.get_objection()`获取当前阶段的objection对象。然后,根据某些条件(例如`some_condition`或`another_condition`),我们可以调用`raise_objection`来增加一个objection,或者调用`drop_objection`来减少一个objection。当所有的objection都被释放后,`RUN`阶段就会结束。
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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

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