systemverilog随即约束

SystemVerilog中的随机约束（random constraints）用于生成随机测试数据。随机约束定义了测试数据的取值范围和优先级。以下是一个简单的例子:

typedef struct {
  rand bit [7:0 data;
  rand bit [2:0 mode;
} my_struct;

class my_class;
  rand my_struct my_data;
  
  constraint mode_range {
    my_data.mode inside {[0:7]};
  }
  
  constraint data_range {
    my_data.data inside {[0:255]};
  }
  
  constraint priority {
    my_data.data > 100 -> my_data.mode == 0;
    my_data.data <= 100 -> my_data.mode != 0;
  }
  
  function void post_randomize();
    $display("Generated data: data=%h, mode=%h", my_data.data, my_data.mode);
  endfunction
endclass

module tb;
  initial begin
    my_class obj = new();
    
    obj.randomize();
    
    $finish;
  end
endmodule

在上面的示例中，定义了一个包含两个随机变量的结构体`my_struct`。