verilog组合逻辑和时序电路

### Verilog 中组合逻辑与顺序逻辑的区别

#### 组合逻辑特性
组合逻辑电路的输出仅依赖于当前时刻的输入信号，而不受之前状态的影响。这意味着，在任何给定时间点上，只要知道了所有的输入值就可以立即计算出对应的输出值[^2]。

对于这种类型的逻辑设计，在Verilog中可以通过连续赋值语句`assign`来表达简单的组合门级功能；也可以通过过程块（如 `always @(*)` 或者更现代的形式 `always_comb`）定义更为复杂的函数关系：

// 使用 assign 进行简单组合逻辑运算
module and_gate (input a, b, output out);
    assign out = a & b;
endmodule

// 利用 always_comb 定义复杂组合逻辑行为
module complex_logic(input wire [7:0] data_in,
                    input wire sel,
                    output reg [7:0] result);

    always_comb begin : comb_process
        if(sel)
            result = ~data_in; // 取反操作
        else 
            result = {4'b0,data_in[3:0]};
    end
endmodule

#### 时序逻辑特性
不同于组合逻辑，时序逻辑除了考虑即时输入外还需要关注系统的内部状态变化以及外部同步脉冲(通常是时钟clk)的作用。因此，这类电路往往涉及到寄存器(Register)，触发器(DFF等),计数器(counter)等功能单元的设计，并且它们的行为会受到特定事件驱动——比如上升沿/下降沿到来时才更新数据[^1][^3]。

下面是一个典型的D型正边沿触发器的例子:

module dff_posedge(
    input clk,      // 时钟信号
    input rst_n,     // 复位信号，低电平有效
    input din,       // 数据输入端口
    output reg dout); // 输出端口
    
    always @(posedge clk or negedge rst_n) begin : seq_process
        if (!rst_n)  
            dout <= 1'b0;          // 当复位信号为低时清零
        else                    
            dout <= din;           // 否则跟随输入din的变化
    end
endmodule

此外还有基于有限状态机(FSM)构建更加复杂的控制系统，这些都属于典型的应用场景之一。