设计一个十进制计数器，clk_ in为输入时钟信号，Ireset为异步复位信号，q_ out 为输出结果。当reset 为低电平时，计数器复位，输出为4'b0000; 当reset为高电平时，计数器正常计数。编写实现该计数器的Verilog程序。

设计一个简单的四进制同步计数器（因为十进制需要五个状态，这里简化为四进制）的Verilog代码示例如下：

module decimal_counter (
    input wire clk_in,      // 输入时钟信号
    input wire Ireset,     // 异步复位信号
    output reg [3:0] q_out // 输出四比特计数结果
);

reg [2:0] counter;    // 使用寄存器表示当前计数值

always @(posedge clk_in or posedge Ireset) begin
    if (Ireset == 1) begin    // 当reset为高电平，复位计数器
        counter <= 3'b000;   // 计数器清零
        q_out <= 4'b0000;     // 输出也为0000
    } else if (clk_in) begin    // 当reset为低电平或时钟上升沿
        case(counter)
            3'b000: q_out <= 4'b0000;   // 初始状态，计数从0开始
            3'b001: q_out <= 4'b0001;   // 状态转移，计数加一
            3'b010: q_out <= 4'b0010;
            3'b011: q_out <= 4'b0011;
            3'b100: q_out <= 4'b0100;   // 以此类推到3，然后又回到0
            default: q_out <= 4'b0100;    // 处理溢出，回置到最高状态
        endcase
        counter <= counter + 1'b1;    // 普通计数操作，递增
    end
end

endmodule

在这个例子中，我们使用了一个三比特的寄存器counter来存储当前的计数值，并通过case语句实现了四个状态的计数过程。当reset信号有效时，计数器归零。